Stichwortverzeichnis zu "CAE-gestützte IC-Entwurfsmethoden"

Norbert Reifschneider: "CAE-gestützte IC-Entwurfsmethoden", München: Prentice Hall Verlag

ISBN 3-8272-9550-5, 809 Seiten, mehr als 400 Abbildungen, CD

Zusätzlich erhältlich: Foliensatz für die Overheadprojektion mit 158 kolorierten und didaktisch aufbereiteten Darstellungen

:=, Zuweisungsoperator in VHDL 285
<=, Zuweisungsoperator in VHDL 285
=>, Zuweisungsoperator in VHDL 256
100%-Router 519
100%-Test, integrierter Schaltungen 604
100%-Wafer-Probe 607
10-50-90%-Regel, in der CMOS-Technologie 398
4-Phasen-Taktung, in der dynamischen CMOS-Logik 112

Abfallzeit 442
Abfertigungsdisziplinen von Pufferspeichern 188
Abhängigkeiten bei VHDL-Projekten 268
Ablaufsteuerung in der Zeit bei der Logiksynthese 238
ABS, VHDL Schlüsselwort 285, 286
Abschaltverzögerung, Modellierung in VDHL 378
Abstandskriterium, Selektion nach 549
Abstract 492, 526, 565f.
AC (Wechselstrom)-Parameter beim Test 604
ACCESS, VHDL Schlüsselwort 384, 388
Access Direction 492, 527
ACTIVE, VHDL Attribut 318
Activity Analysis 614
AD, SPICE-Parameter 691
Addend 121
Addierschaltung 121
– aufwandsarme mit Transmission Gates 129
– in Carry-Look-Ahead-Technik 125
– mit EXOR-Gattern 122
– optimierte 123
– Prinzip der seriellen 131
– serielle 130
Addition mehrstelliger Dualzahlen 124
Adreßdecodierung eines RAM-Speichers 106
AF, SPICE-Parameter 707
AFTER, VHDL Schlüsselwort 306, 342, 345, 347f., 364, 372, 378, 390ff.
Aggregate in VHDL 279, 310
Aktiv, Signal in VHDL 318
Akzeptordichte 653
Akzeptoren 653
ALIAS, VHDL Schlüsselwort 303f.
– VHDL Schlüsselwort, allg. Syntaxformat 303
– VHDL Schlüsselwort, Beispiele 304
ALL, VHDL Schlüsselwort 261, 263, 273, 329, 378, 385, 388
Allgemeines Syntaxformat der EXIT/NEXT-Anweisungen in VHDL 362
– der GENERATE-Anweisung in
VHDL 337
Analogsimulationsprogramm 84
AND, VHDL Schlüsselwort 252ff., 289f., 306, 340, 352f., 364, 374, 377, 389, 391f.
AND-Gatter, Verhalten bei abstrahierten Signalwerten 407
Anreicherungsfall beim MOS-Transistor 673
Anreicherungstyp beim MOSFET 686
– des MOS Transistors 689
Anschlußpin, Erkennung bei der Extraktion 585
Ansprechen einzelner Elemente eines Vektors in VHDL 310
Ansteuerlogik des Multiplexers 109
Anstiegs- bzw. Abfallzeit 604
Anstiegszeit 442
Anweisungen, nebenläufige in VHDL 327
– sequentielle in VHDL 327
Apposition 562
– negative 563
– positive 564
Äquivalenz 101
– Verhalten bei abstrahierten Signalwerten 407
Arbeitsgeschwindigkeit, maximale einer Schaltstufe 88
ARCHITECTURE
– VHDL Schlüsselwort 250ff., 254, 264, 306, 308, 322, 326f., 329, 336, 339f., 352, 356, 358ff., 364, 377, 381, 383f., 388, 390, 392f.
Architektur, allgemeine Syntaxform in VHDL 326
Array in VHDL 298
ARRAY, VHDL Schlüsselwort 298f., 309f., 312, 374, 384
Arrays in VHDL 279, 298
AS, SPICE-Parameter 691
ASCENDING, VHDL Attribut 314ff.
ASIC 32
ASSERT, VHDL Schlüsselwort 322, 324ff., 353
Atommodell, Bohrsches 638
– Sommerfeldsches 638
ATPG, Automatic Test Pattern
Generator 611
ATPG-Programme 622
Attribut-Definition, allgemeine Syntaxform in VHDL 321
Attribut-Deklaration, allgemeine Syntaxform in VHDL 321
Attribute, blockbezogene in VHDL 87, 320
– feld- und objektbezogene in VHDL 316
– in VHDL 279, 313
– strukturorientierte in VHDL 93 319
– typbezogene in VHDL, Tabelle 313
ATTRIBUTE, VHDL Schlüsselwort 305, 321f.
Attribute in VHDL, feld- bzw. objektbezogene 316
Aufgelöste Signale in VHDL 373
Auflösungsfunktionen in VHDL 372
Aufwandssparende Schaltungen in CMOS-Technologie 103
Aufzähltypen, überladen von in VHDL 290
Augend 121
Ausbeute 537
Ausfallkurve 603
Ausfallmatrix 613
Ausfallwahrscheinlichkeit 537
Ausgangsfunktion des sequentiellen Schaltwerks 75
Ausgangssignalwerte, Ermittlung bei abstrahierten Eingangssignalwerten 405
Ausheilung, nach der Ionenimplantation 651
Auswertephase 110
Automatic Test Pattern Generator,
ATPG 611

Back Annotation 50
Badewannenkurve 603
Bandabstand 642
BASE, VHDL Attribut 314
Basisbezogene Zahlen in VHDL 277
Basislayout von Standardzellen 495
Bedingte Compilierung in VHDL 266
Bedingte Signalwertzuweisungen in
VHDL 347
BEGIN, VHDL Schlüsselwort 251f., 254f., 264, 276, 288ff., 298, 306, 308f., 323f., 327, 329, 335ff., 352f., 355f., 358ff., 364, 367ff., 374, 375ff., 381, 383ff., 388, 390, 392f.
Begrenzungsstrukturen, standardisierte 505
BEHAVIOR, VHDL Attribut 320
Behavioral Description 401
Beschreibung, prozedurale in VHDL 252
– sequentielle in VHDL 252
Betriebsfrequenz, maximale des asynchronen Zählers 144
Bibliotheken beim CAE-System 37
– in VHDL 271
Bibliotheksentwicklung 84
BICMOS-Technologie 85
BILBO, Built-In Logic Block Observer 629
BILBO-Register 629
Binärzähler 144
– maximale Taktrate des synchronen 148
– synchroner als Sonderfall der Finite State Machine 147
– Wahrheitstafel des 4-Bit-Zählers im Gray Code 148
Bindung, kovalente 645
BIST, Build In Selftest 621
BIST Signature Encryption 621
BIST State Machine 621
BIST-Signatur-Verschlüsselung 621
Bit Ordering 208
– Festlegung in VHDL 294
Bit strings in VHDL 278
Bit Subscript des Busses im GED 207
Bitbreite, programmierbare in VHDL 324
Bitleitung des ROM/RAM-Speichers 170, 175
Bit-Vektor-Busse in VHDL 278
Bit-Zeichenketten in VHDL 278
Blähen und Schrumpfen von Polygonen 542, 544
Blähung von Kanten 546
BLOCK, VHDL Schlüsselwort 259, 308, 327, 334, 336, 376f.
Blockgenerator 126, 494
Blockkonfigurationsanweisungen in
VHDL 259
Body, s. Symbol 200
Body-Effekt 95
– beim MOSFET 686
– des MOS-Transistors 694
Bohrsches Atommodell 638
Boltzmannfaktor 658
Bond Pad 493, 507
BOOLEAN, VHDL Schlüsselwort 281
Boolsche Differenzen 611
Bottom-Up-Design 241
Bottom-Up-Verfahren beim hierarchischen Design 39
Boundary-Register 619
Boundary-Scan-Techniken 619
Boundary-Scan-Verfahren 506, 618
Boundary-Scan-Zelle 619
BUFFER, VHDL Schlüsselwort 323
Built-In Logic Block Observer, BILBO 629
Bulk, Anschluß bei FETs 86
Burn-In, beim Test 603
BUS, VHDL Schlüsselwort 377
Bus Rip, s. Bus Tap 209
Bus Tap 209
Busse, Leitungen im GED als 207
BV, SPICE-Parameter 699
Bypass Register, beim Boundary-Scan-Test 620

C2MOS-Technologie 115
Carry, parallele Berechnung 126
Carry-Look-Ahead-Addierer 125
Carry-Look-Ahead-Logik, Realisierung mit Standardlogik 126
Carry-Look-Ahead-Schaltung in Domino-Logik 126
CASE, VHDL Schlüsselwort 327, 359f.
CASE-Anweisung in VHDL, allgemeine Syntaxform 359
– Beispiel 360
CBD, SPICE-Parameter 700
CBIST-Verfahren 628
CBS, SPICE-Parameter 700
Cell Row 495
Cell Row Ratio 496
CGBO, SPICE-Parameter 701
CGDO, SPICE-Parameter 701
CGSO, SPICE-Parameter 701
CJ, SPICE-Parameter 700
CJSW, SPICE-Parameter 700
Clock Skew 114, 136, 613
– s. Skew 136
Clock Skew Check, s. auch Clock Skew 413
Clock Trees 113
Clocktreiber, streng antisymmetrischer 136
Cluster 512
CMOS-Domino-Logik 116
CMOS-Logik, dynamische 109
CMOS-Schaltungstechnik, stromsparende 115
CMOS-Technologie 85
Compiler 427
Compilierung, bedingte in VHDL 266
COMPONENT, VHDL Schlüsselwort 250, 254, 259, 329ff., 333, 336, 339f., 393
COMPONENT-Deklaration von Bibliothekselementen in VHDL 255
Components in VHDL 254
Composite types in VHDL 298
Concatenation, Operator in VHDL 283
– von Strings in VHDL 278
Concurrent Statement bei der VHDL-Beschreibung 248
Concurrent statements in VHDL 252, 327
Conditional signal assignment-Zuweisung in VHDL Beispiel 348
CONFIGURATION, VHDL Schlüsselwort 256, 258f., 262, 263, 265, 329, 331, 334
CONSTANT, VHDL Schlüsselwort 270, 291, 293, 303, 308f., 312, 370
Constrained arrays in VHDL 298
Context clause in VHDL 272
Continuous Assignments des Logiksimulators 421
Core 493
Core Limited 505
Corner Cell 506
Corner Spacing 542
Correctness by Design 396
COX, SPICE-Parameter 708
CRC, Cyclic Redundancy Check 626
Cross Reference List 570
Cyclic Redundancy Check, CRC 626

D-Algorithmus 611
Datenbasis, Speicherung von Polygon- und Kantendaten in der 542
Datenbasis des Polygoneditors, Rasterung der 550
Datenfiles, typspezifische in VHDL 379
DC (Gleichstrom)-Parameter beim Test 604
DC-Charakterisierung von Ein- und Ausgängen 604
De Broglie 639
De Morgan, Theoreme von 54
De Morgan'sche Regeln 161
Deallocate-Prozedur in VHDL, allgemeines Syntaxformat 384
Decoder 103
– CMOS-Realisierungen 104
– NAND-Variante 103
– NOR-Variante 104
– pseudokomplementäre in NMOS-Technologie 104
Defektelektron 120, 646
Deferring bei Packages in VHDL 270
Definition von Funktionen in VHDL 367
Deklaration von Signalen in VHDL 303
Deklaration von Files in VHDL, allgemeines Syntaxformat 379
Delay Estimation des Logiksimulators 440, 464
Delay Properties 426
DELAYED, VHDL Attribut 317f.
– VHDL Schlüsselwort 317f.
Delay-Spezifikation, Syntaxformen 442f.
DELTA, SPICE-Parameter 709
Delta-Zyklus in VHDL 349
Demultiplexer 103, 106
– mit Pass-Transistoren 107
– Verwendung als Multiplexer 107
Dependencies bei VHDL-Projekten 268
Design, hierarchisches 34
Design for Testability 611
Design Manager 271
Design Rule Check, s. DRC 536
Design Rule Checker 539
Design Rules 42, 537
– Umsetzung in Runset 574
Deterministische Gatter bei der Timing
Verification 476
Deterministisches sequentielles System, deterministisches 75
Dezimaläquivalent der Maxtermdarstellung 55
– der Mintermdarstellung 55
D-Flipflop, statisches 141
Diamantgitter 645
Dielektrizitätskonstante des Siliziumdioxids 87, 669
– relative des Siliziumdioxids 588
Diffusion 650
Diffusionsspannung am pn-Übergang 656
Diffusionsstrom 664
– am pn-Übergang 656
Direkte Instanzierung in VHDL 93, 334
DISCONNECT, VHDL Schlüsselwort 378
DISCONNECT-Anweisung in VHDL, allgemeines Syntaxformat 378
Disjunktive Normalform 55
D-Latch, s. D-Flipflop 139
– semidynamisches 139
Domino-Logik 116
– Beispiel einer quasistatischen Schaltungsvariante 119
– Beispiel eines Gatters 116
– Hintereinanderschaltung von Gattern 117
– modifizierte 119
– quasistatische 118
Donatordichte 651
Donatoren 651
Donut Size 566f.
Doppelisolatorschicht beim MOSFET 687
Dotant, Dotanten 649
Dotieren des Halbleiterkristalls 649
Doughnut, s. Donut 566
DOWNTO, VHDL Schlüsselwort 293, 300, 304, 309f., 312, 338ff., 367, 381, 384, 390ff.
DRC-Check 42
– hierarchischer 564
– inkrementaler 571
DRC Runset 539
DRC-Funktionen, area 560
– area_sieve 546
– bad_shapes 561
– connect 562
– drc 544, 551f.
– edge_spacing 564
– enclosure 558
– expand_edge 546, 555
– ext 560
– grow 545
– notch 560
– ovlp 560
– poly_select 547
– psieve 547
– remove_hole 544
– report_edge 550
– select 552
– sep 560, 562
– stretch 545
– touch 548
– turn_into_edges 541, 547, 555
– width 557, 560
DRC-Kommandos, checks_only 571
– connect 556
– defer_cell_edge 568
– dont_reanalyse 568
– donut_size 566
– explain 540, 544
– flat_cell_name 569
– flat_cell_size 569
– keep_updated 571
– kill_layer 572
– overlap 568
– overlap_max 566
DRC-Operation, geometrische 539
DRC-Operatoren, AND 540f.
– ANDNOT 540f., 549, 555
– edge_spacing 576
– EXOR 540
EXPAND 544, 555
– INCLUDE 541, 546
– OR 540
– select1 549
DRC-Optionen, all 542, 547, 555
– angled 542, 547
– app 562, 563
– butting 556
– check_for_notch 556
– coincident 556
– connected 562
– different_node 548, 570
– dont_care 547
– edge 551
– edgea 551
– edgeb 551
– fig 551
– figa 551
– figb 551
– horizontal 542, 547
– ignore_outside 548, 550, 558
– ignore_overlaps 549, 557
– ignore_touching 548, 557f.
– inside 556
– just_opposite 549f.
– just_parallel 549f.
– length_mode 547
– lengtha 562
– lengthb 562
– lower_limit 546
– max_length 542, 547
– maximum 547
– min_length 542, 547
– minimum 547
– not_opposite 550, 564, 576
– not_parallel 550
– opposite 562
– orientation_mode 542, 547
– outside 556
– parallel 562
– raw 561
– same_node 548, 570
– unconnected 562
– upper_limit 546
– vertical 542, 547
DRC-Programme 539
DRC-Programmierung, strukturierte 539
DRC-Selektionsfunktionen, area_sieve 552
– avoiding 553
– avoids 551
– contains 551
– edge_distance 548
– edge_enclosure 548, 550
– edge_select 547
– edge_spacing 548f.
– enclosing 553
– get_edge 556
– get_layer 556
– get_net 556
– get_not_texted 556
– get_texted 556
– get_touching 556
– inside 553
– polygon 551
– rect 551
– slant 551
– slant45ok 551
– straddling 553
DRIVING, VHDL Attribut 318
DRIVING_VALUE, VHDL Attribut 318
Dummy Errors beim DRC-Check 553
Dummy-Fehlermeldungen beim ERC-Check 598
Durchgreifbetrieb des MOS-Transistors 682
Dynamische Logik, Zusammenfassung der Eigenschaften 121
Dynamische Parameter beim Test 604

E-Beam-Anlage 492
Ecken, DRC-Check nach dem Sizing 542
ECRIT, SPICE-Parameter 710
Eigenhalbleiter 647
Eigenleitungsdichte 647
Eingänge, offene in VHDL 332, 368
Eingangskapazität des MOSFETS 87
Eingangskapazitäten dynamischer CMOS-Gatter 113
– von C2MOS-Gattern 116
Eingangswerte, abstrahierte des Logiksimulators 404
Eingangswiderstand des MOSFETS 87
Einzelzeichen in VHDL 277
Electrical Rule Check 595 – s. ERC 536
Elektronenstrahllithografieverfahren 492
Elektrostatische Entladungen 537
Eliminierung von Polygonen durch Schrumpfoperation 542
ELSE, VHDL Schlüsselwort 252f., 288f., 347ff., 352f., 357, 361, 363f., 370, 375, 377, 389, 391f.
ELSIF, VHDL Schlüsselwort 290, 306, 357, 374, 391f.
END, VHDL Schlüsselwort 251ff., 258f., 269, 270, 276, 288ff., 298, 305f., 324, 327ff., 337ff., 352, 353, 358ff., 364, 368f.
END ARCHITECTURE, VHDL Schlüsselwort 252f., 254, 255, 306, 309, 329, 337, 339, 340, 352f., 357ff., 364, 377, 381, 383, 385, 389, 391f., 394
END BLOCK, VHDL Schlüsselwort 309, 336f., 376f.
END CASE, VHDL Schlüsselwort 360
END COMPONENT, VHDL Schlüsselwort 254f., 329f., 333, 336, 339f., 393
END CONFIGURATION, VHDL Schlüsselwort 258, 263f., 330
END ENTITY, VHDL Schlüsselwort 252, 305, 308, 323f., 328, 338, 381, 390, 392
END FOR, VHDL Schlüsselwort 258f., 261ff.
END FUNCTION, VHDL Schlüsselwort 288ff., 298, 367, 374f.
END GENERATE, VHDL Schlüsselwort 338ff.
END IF, VHDL Schlüsselwort 253, 288ff., 298, 306, 352f., 357ff., 361ff., 367, 370, 374, 375, 377, 389, 391f.
END LOOP, VHDL Schlüsselwort 298, 309, 361ff., 367, 374f., 385, 389, 390ff.
END PACKAGE, VHDL Schlüsselwort 270, 381
END PROCEDURE, VHDL Schlüsselwort 370
END PROCESS, VHDL Schlüsselwort 253, 306, 308, 309f., 352f., 357ff., 381, 383, 385, 391f.
END PROCESS, VHDL Schlüsselwort 355
END RECORD, VHDL Schlüsselwort 301, 388
END UNITS, VHDL Schlüsselwort 295
Endcap 503
Energiebändermodell 638
Enhancement, Mosfet 85
Enhancement Transistor 91
Entity in VHDL 322
ENTITY, VHDL Schlüsselwort 250ff., 305, 308, 322, 324, 328f., 334, 338, 381, 390
Entity Statement Part in VHDL 324
ENTITY-Deklaration, Beispiel 250
– in der VHDL-Beschreibung 250
EOF-Marke bei Files in VHDL 379
ERC, s. Electrical Rule Check 595
ERC Check 42
Ereignis auf Signalen in VHDL 318
– beim Logiksimulator 423
– flankengetriggertes des Logiksimulators 432
– in VHDL 318
– s. Event 432
Ereigniszählung mit dem asynchronen Binärzähler 145
Errorlayer 544
– Namen des 540
Erweiterte logische VERILOG-Operatoren, &&& 435, 436
– ||| 436
– === 436
ESD Protection 494, 507, 537
Evaluate-Transistor 110
– in der dynamischen CMOS-Logik 110
Evaluation Phase 110
Event beim Logiksimulator 423
– in VHDL 342
EVENT, VHDL Attribut 306, 318f., 364, 377
– VHDL Schlüsselwort 319
Event Driven, Arbeitsweise von Logiksimulatoren 444
Event List des Gattersimulators 342
– des Logiksimulators 444, 449ff.
Exhaustive Testing 622
EXIT, VHDL Schlüsselwort 327, 362f., 389
EXNOR-Gatter 100
– mit zwei Transistoren 101
EXOR-Gatter 100f.
– aufwandsarmes in CMOS-Technologie 101
– in NMOS-Technologie 101
Exponentation, Operator in VHDL 285
Extended identifier bei VHDL 276
Extract-Funktionen, area 589
– calculate 591
– length 589
– measure 589
– save_parasitic 591
Extraktion parasitärer Widerstände und
Kapazitäten 584
Extraktionsprogramm 584
Extraktionstool 586

Fall Time 442
FALSE, VHDL Schlüsselwort 281
Fault Collapsing 611
Fault Coverage 609, 611
FC, SPICE-Parameter 700
Feedthrough 533
Fehleraufdeckungssicherheit beim DRC-Check 564, 567
Fehlererkennungsrate 627
Fehlermodell 612
Fehlerquellen, allgemeine beim ERC-Check 597
Fehlersimulation 613
Fehlersuche beim Programmieren des DRC-Runsets 546
Felder in VHDL 298
Feld-Oxid 676
Feldstrom 666
– am pn-Übergang 656
Ferminiveau 642
Field Oxide 676
Field Poly 549
FILE, VHDL Schlüsselwort 292, 379, 381, 383
Files in VHDL 378
– allgemeines Syntaxformat der
Deklaration 379
– allgemeines Syntaxformat der Typdeklaration 379
Final Test 607
Finite State Machine 133
– Realisierung mit PLAs 160
Flachbandspannung des MOS-Feldeffekttransistors 684
Flächennutzung 537
Flipflop, Modellierung als Primitive 419
– Scan-Path 143
– statisches in der CMOS-Technologie 137
Floating nodes beim ERC-Check 598
Floating pins beim ERC-Check 598
Floor Planner 520
Flying Wire-Darstellung 509
FOR, VHDL Schlüsselwort 258f., 261ff., 298, 309, 329, 338ff., 358, 361ff., 367, 374f., 385, 390ff.
FOR ALL, VHDL Schlüsselwort 261, 264f.
FOR OTHERS, VHDL Schlüsselwort 261, 263
FOR-Schleife in VHDL 361
– Beispiel 362
FPGA 31
Frühausfälle beim Schaltungstest 603
Full-Custom-Design 492
FUNCTION, VHDL Schlüsselwort 288ff., 298, 365ff., 374f.
Fundamentalschwingung 640
Funktionen für die Weiten- und Abstandsprüfungen 555
Funktionensystem 66
Funktionsaufrufe bei VERILOG 434
Funktionsaufrufe in VHDL, Beispiel 367
Funktionsbündel 66
Funktionsdefinition in VHDL 367
– allgemeine Syntaxform 366
Funktionsdeklaration in VHDL, allgemeines Syntaxformat 365

GAMMA, SPICE-Parameter 694
Gate Delay 456, 460
– als Ggs. z. Path Delay 455
Gate-Delay-Modellierung 455
Gate-Level-Simulation 400
Gate-Level-Simulator 400
Gates, Aussiebung von 541
– gewinkelt verlaufende beim DRC-Check 553
Gatter, vollkomplementäres 192
Gatteräquivalent 89
Gatterausgänge, zusammengeschaltete bei der Logiksimulation 451
Gatterentwurf, vollkomplementärer 192
Gatterlaufzeit, Definition der 605
Gattersimulator 84
GED 198
GED-Kommandos, add 200
– check 205
– copy 200
– deselect 201
– display 208
– display both 213
– display invisible 213
– display name 213
– display value 213
– edit prop 214
– group 200
– label 206
– move 200
– note 225
– place 200
– property 213
– select 200
– show 207
– show attachments 213
– signame 206
GENERATE, VHDL Schlüsselwort 327, 259, 337ff.
GENERATE-Anweisung in VHDL, Anwendungsbeispiel 338
GENERIC, VHDL Schlüsselwort 322, 324, 330, 333, 338
GENERIC MAP, in VHDL 331
– VHDL Schlüsselwort 261, 263ff., 331, 333f.
Generics in VHDL 323, 331
Generierung der Verdrahtungskanäle 522
Gesamtkapazität des MOS Kondensators 671
Gesamtverarbeitungszeit einer Addiererkette 124
Glitches 115
Globale Variable in VHDL 292
– Deklaration 302
– Zugriff auf 302
Grafikeditor 198
– s. GED 199
Gray Code 148
Grenzkennlinie des MOS-Transistors 681
Größenselektionen beim DRC-Check 552
Größenselektionsfunktion Anwendungs-beispiel 553
Großserienfertigung integrierter Schaltungen 605
GROUP, VHDL Schlüsselwort 304f.
Grundkonzepte von VHDL, Einführung 250
Grundzeichenvorrat von VHDL 273
Gruppe in VHDL 304
Gruppendeklaration in VHDL, allgemeines Syntaxformat 305
Gruppentyp-Deklaration in VHDL, allgemeines Syntaxformat 304
Guard expression in VHDL 376
GUARDED, VHDL Schlüsselwort 377
Guarded signal assignment, in VHDL 376
Guard-Ring 508
Gummibandmodell 509

Halbaddierer 121
Halbleiter 637
Halbleiter-Austrittsarbeit 684
Halbleiterbauelemente, Modellierung aktiver 636
Haltekreis 137
Hängender Knoten bei der dynamischen Logik 118
Hardware Description Language 198
Hauptquantenzahl 640
Hauptsichtweisen eines mikroelektronischen Systems 25
HDL, s. Hardware Description Language 198
HDL-Beschreibungssprachen 240
HDL-Sprachen 240
Hierarchisches Design 34
HIGH, VHDL Attribut 313ff., 391f.
History-Mechanismus 291
Hold Time 140, 413
Hold Timing Violation bei der Timing Verification 480
Hold-Zeit 413
Hybride Analyse beim Timing Verifier 489

IBV, SPICE-Parameter 699
IDDQ-Testverfahren 631
IDDQ-Verfahren 608, 632
Identification Layer bei der Schaltkreisextraktion 584
Identifier, Extended in VHDL 276
IF, VHDL Schlüsselwort 252f., 281, 290, 298, 306, 327, 337, 340, 352f., 357ff., 361ff., 367, 370, 374f., 377, 389ff.
IF-THEN-ELSE-Konstrukte in VHDL, allgemeine Syntaxform 357
IMAGE, VHDL Attribut 314
Implikator 61
IMPURE, VHDL Schlüsselwort 369
IMPURE-Funktionen in VHDL, Syntaxformat 369
IN, VHDL Schlüsselwort 252, 298, 309, 323, 328ff., 333, 338ff., 362f., 365ff., 369f., 379f., 385, 390ff.
Incremental binding in VHDL 265
INERTIAL, VHDL Schlüsselwort 345
Inken beim Test 607
Inertial-Verzögerungsmodell in VHDL, Beispiel 344
Innenwiderstand von Transistoren 85
Innere Gleichstromdiode im SPICE-Modell 698
INOUT, VHDL Schlüsselwort 323, 352, 369
INSTANCE_NAME, VHDL Attribut 320
Instanz beim hierarchischen Design 36
Instanzierung beim hierarchischen Design 36
– direkte in VHDL 93 334
– von Komponenten in VHDL 255
Instanzname in VHDL 255
INTEGER, Typ in VHDL 277
Internodals 592
Intrinsicdichte 647
Inversion beim MOS-Transistor 674
– schwache beim MOS-Transistor 675
– starke beim MOS-Transistor 675
Inversionskanal beim MOS-Transistor 674
Inverter 88
– in CMOS-Technologie 91
– in NMOS-Technologie 90
– Schaltsymbol 90
– Verhalten bei abstrahierten Signalwerten 405
Ionenimplantation 650
IOUT, VHDL Schlüsselwort 369
IS, SPICE-Parametername 698
– VHDL Schlüsselwort 292f., 295ff., 352, 355, 358ff., 368, 370, 393
IS ARRAY, VHDL Schlüsselwort 300

Kanalabschnürung beim MOS-Transistor 681
Kanallängenmodulation beim MOS-Transistor 682
– im SPICE Level-2-Modell 712
Kanalverkürzung beim MOS-Transistor 682
Kante, orientierte 559
– von Polygonen 539
Kantenselektionsoperation 547
– beim DRC-Check 547
Kantenselektionsoperatoren, Übersicht 547
Kapazität, umfangsbezogene 591
Kapazitätsbelag, flächenbezogener 588
– umfangsbezogener 588, 591
Kapazitätsdiode 668
Kennlinien, qualitative von MOSFETs 86
Kernladungszahl 639
Kernparameter bei der Waferfertigung 605
Kernprimimplikator 61
KF, SPICE-Parameter 707
Kleinsignalmodell des MOSFET 704
Kleinsignalverhalten 636
Kommentare im DRC-Runset 574
Komparator, aufwandssparender mit Pass Transistoren 132
– mit Volladdierern 131
Komparatorschaltungen 131
Komparatorzelle mit Pass-Transistoren 132
Komponenten in VHDL 254
Komponenteninstanzierung in VHDL 255, 331
Komponentenkonfigurationsanweisungen in VHDL 259
Konfiguration von Komponenten in VHDL 329
Konfigurationsanweisung in VHDL 256
Konfigurationsdatei 267
Konjunktive Normalform 55
Konkretisierung, Grad bei HDL-Entwürfen 241
Konstanten, Deklaration in VHDL 303
Kontaktwiderstände bei der Extraktion 594
Kontrollierte Signalwertzuweisung in VHDL, allgemeines Syntaxformat 376
Kontrollierte Signalzuweisung in VHDL 376
– allgemeines Syntaxformat 376
Kontrolliertes Signal in VHDL, allgemeines Syntaxformat der Deklaration 377
Konvergenzprobleme bei HDL-Simulatoren 349
Korrelationsverfahren beim Test 606
Kovalente Bindung im Siliziumkristall 645
KP, SPICE-Parameter 696
Kurzkanaleffekt beim MOS-Transistor 683

Label als Bestandteil von Gruppen 304
Ladungsbilanz des MOS-Kondensators 684
LAMBDA, SPICE-Parameter 694
LASAR-Algorithmus 611
Last, kapazitive 85
LAST_ACTIVE, VHDL Attribut 318
LAST_EVENT, VHDL Attribut 318
LAST_VALUE, VHDL Attribut 318
Lastbedingungen, ohmsche und kapazititve beim Test 605
Lastfaktor, kapazitiver 399
Latch, statisches in der CMOS-Technologie 137
– transparentes 138
Laufzeitprobleme bei der Logiksynthese 31
Lawinendurchbruch 666
– beim MOS-Transistor 683
Layer Processing beim DRC/ERC-Check 584
Layout, Realisierung des physikalischen 492
Layout Compaction 43
Layout Compactor 46
LD, SPICE-Parameter 691
Leckströme 96
Leerlaufverzögerung 399
– eines Gatters 399
LEFT, VHDL Attribut 314ff.
LEFTOF, VHDL Attribut 314f.
Leitfähigkeit, elektronische 642
Leitungsband 642
LENGTH, VHDL Attribut 316f., 375
Leseschaltung des ROM-Speichers 174
Lesezugriff auf Files in VHDL, allgemeines Syntaxformat 380
Libraries beim CAE-System 37
LIBRARY, VHDL Schlüsselwort 272f.
Library Directory des Gattersimulators 419
Literals in VHDL 276
LMULT, SPICE-Parameter 693
Loch, Entfernung durch Blähen 543
Löcherleitung 654
Logik, redundante zum Test 610
Logikfunktion, allgemeine Form der 160
Logiksynthese aus einer HDL-Beschreibung 46
Logiksynthesetool 40, 239f.
Logische VERILOG-Operatoren,
– != 435
– && 435
– || 435
– == 435
Logische Zustände des Logiksimulators, abstrahierte 402
LOOP, VHDL Schlüsselwort 298, 309, 327, 361ff., 367, 374f., 385, 389ff.
LOOP-Anweisung in VHDL, Beispiele 361
LOOP-Schleife in VHDL 361
Lot 606
LOW, VHDL Attribut 314ff., 375
– VHDL Attribute 313
Luftlinien, s. Flying Wire 509

Majorität im Halbleiterkristall 656
Majoritätsträger im Halbleiterkristall 656
Makropotential 683
Makrozelle 493
Makrozellgeneratoren beim ASIC-Design 47
Manchester-Carry-Addierer 126
Manchester-Look-Ahead-Carry-Generator 127
Maskendaten für die Chipfertigung 492
Matrixtransistor des ROM-Speichers 170
Max Pulse Width, Timing Check 416
Maxterm 55
Maxtermdarstellung 55, 161
Mealy-Modell 73
Merging 561
Metall-Halbleiter-Austrittsarbeit 684
Mikrosysteme, kundenspezifische 24
Millersche Indizes 644
Min Pulse Width, Timing Check 416
Mindestweite von Transistorgates, Prüfung beim DRC Check 553
Mindestweitenvorgabe 557
Minorität im Halbleiterkristall 656
Minoritätsträger im Halbleiterkristall 656
Minterm 55
Mintermdarstellung 55, 160
MIN-TYP-MAX-Timing-Spezifikationen 398
Mixed Notation, Schaltpläne in 106
MJ, SPICE-Parameter 700, 701
MJSW, SPICE-Parameter 701
MNOS-Feldeffekttransistor 687
MOB, SPICE-Parameter 711
Model Card der SPICE-Netzliste 591
Modelle, empirische bei der analogen Simulation 636
Modellierung, strukturale in VHDL 252, 328
Modellparameter, prozeßabhängige 690
– prozeßunabhängige 690
Module Path Delays des VERILOG-Simulators 431
Moore-Modell 73
Morphologie eines mikroelektronischen Systems 25
MOS Kondensator 669
MOSFET als steuerbarer Widerstand 96
– N-Kanal 84
– selbstleitender 686
– selbstsperrender 686
Multiplexer 107
– in CMOS-Technologie 108
– in NMOS-Technologie 108
– technische Grenze der Komplexität 109
Multiplizierer 153
– Gatteraufwand des parallelen 156
– Gesamtgatterlaufzeit des parallelen 156
– Prinzip des seriellparallelen 157
– Schaltung des parallelen 154
– serieller mit Pipelinestruktur 158
Multipliziererzelle, elementare des parallelen Multiplizierers 154

N, SPICE-Parameter 698
Näherungsverfahren, heuristisches beim Plazieren und Verdrahten 492
Named association in VHDL 256, 311, 329, 332, 367, 370
NAND-Gatter 94
– in CMOS-Technologie 96
– in NMOS-Technologie 94
– Schaltsymbol 94
Nebenläufige Anweisungen in VHDL 327
Nebenquantenzahlen aufgrund der Elektronenspins 639
Negedge, VERILOG-Operator 436
Net Stops 463
Netlist Comparison 587
Netlister 427
– des CADENCE Design Systems 217
Networks Layer beim DRC-Check 570
Netzliste aus dem Layout extrahierte 570
Netzlistenextraktion, hierarchische beim DRC Check 570
Netzlistenextraktionsprogramm 48
Netzlistenformat des SPICE Simulators 636
Netzlistenvergleichsprogramm 49
NEW, VHDL Schlüsselwort 384f., 388
NEXT, VHDL Schlüsselwort 327, 362f.
NFS, SPICE-Parameter 708
Nichtdeterministische Gatter bei der Timing Verification 477
N-Leitung 653
NLP Expression des GraphicsEditor von CADENCE 217
NMOS-Technologie 84
Nochange, VERITIME-Funktion 483
Noman's Land 493, 568
NOR-Gatter 91
– getaktetes 115
– in CMOS-Technologie 92
– in NMOS-Technologie 92
– Schaltsymbol 91
Normalform, disjunktive 55
– konjunktive 55
NOT, VHDL Schlüsselwort 252, 286, 306, 377, 392
Notch 543, 556
NP-strenges Problem 608
NRD, SPICE-Parameter 697
NRS, SPICE-Parameter 697
NSS, SPICE-Parameter 697
NSUB, SPICE-Parameter 696
NULL, VHDL Schlüsselwort 327, 361, 377, 384f.
Null slice in VHDL 310
Nullzyklus beim linear rückgekoppelten Schieberegister 623
N-Well-Prozess 677

Objektdeklarationen in VHDL 301
Objekte, Ansprechen in VHDL 306
Objektklassen in VHDL 291
OF, VHDL Schlüsselwort 298ff., 340, 352, 356, 358ff., 364, 384, 392f.
Offene Eingänge in VHDL 332, 368
Offene Pins in VHDL 332, 368
ON, VHDL Schlüsselwort 358
Online-Check des PDcheck-Programms 571
OPEN, VHDL Schlüsselwort 261, 332, 368
Open-Collector-Ausgang 408
Open-Drain-Ausgang 408
Operanden in VHDL 279
Operatoren, arithmetische in VHDL 283
– logische in VHDL 282
– relationale in VHDL 281
– logische in VHDL 283
– relationale in VHDL 281
– überladen von in VHDL 289
– überladene in VHDL 280, 287
OR, VHDL Schlüsselwort 253f., 290, 374, 391f.
Origin eines Objektes im GED 201
Ortsabhängigkeit von Energieniveaus 642
OTHERS, VHDL Schlüsselwort 250, 261, 310ff., 322, 348f., 378
OUT, VHDL Schlüsselwort 252, 323, 328f., 333, 339f., 369, 370, 379f., 390, 392f.
Overloaded operators in VHDL 280

Package in VHDL 269f.
– VHDL Schlüsselwort 269f., 381
Package Body in VHDL 269f.
– VHDL Schlüsselwort 269f.
Packages in VHDL 269
Pad 493
Pad Limited 505
Pad Placement File 504
Pad-Ring 493
Padzelle 493
PALASM 162
Parasitics 48, 584
Paritätsprüfung, s. Parity Check 150
Parity Check 150
– Beispiel für einen zweidimensionalen Datenblock 150
– Doppelfehler 151
Paritygenerator 150
Pass Transistor 97
Patchcord 210
Path Delay des Logiksimulators 454, 457ff.
Path History beim Timing Verifier 487
Path Tracing beim Timing Verifier 487
PATH_NAME, VHDL Attribut 320
Pauliprinzip 640
PB, SPICE-Parameter 700
PCM, Process Control Monitor 605
PD, SPICE-Parameter 691
Perimeter Capacitance 588
Period, VERITIME-Funktion 484
Personalisierung programmierbarer Logikbausteine 29
Pfadname eines Elementes im GED 210
PHI, SPICE-Parameter 694
Physikalische Größen in VHDL 278
Pin Delay, s. Path Delay 457f.
Pin Properties zur Spezifikation von Pin Kapazitäten 462
Pinch- Off Voltage 86
Pin-Deklaration im Primitive-Definitionsblock 421
Pinout 47
Pins, offene in VHDL 332, 368
PLA 160
– allgemeiner Aufbau 161
– mit Registern im Signalpfad 167
PLA-Konzept mit NOR-Gattern im Eingangspfad 167
Planartransistor 87
Plancksches Wirkungsquantum 639
Plazieren und Verdrahten, automatisches 492
P-Leitung im Halbleiterkristall 654
Pn-Übergang 655
– symmetrischer 656
PODEM-Algorithmus 611
Pointer in VHDL, Anwendungsbeispiele 384
Pointer-Typdeklaration in VHDL, allgemeines Syntaxformat 384
Polarity-Operator des VERILOG-Simulators 432
Polygon, selbstkreuzendes 561
Polynom, charakteristisches 624
– primitives und nicht primitives 625
– reduzibles bzw. irreduzibles 625
Polynomzeit 515
Polynomzeit-Algorithmus 515
Polysiliziumgate 537
PORT, VHDL Schlüsselwort 251f., 254, 323f., 328ff., 333, 336, 338ff., 381, 390f., 393
PORT MAP, VHDL Schlüsselwort 255f., 261, 263f., 329, 331, 333f., 336, 339f., 393
Ports eines Primitives 421
– eines Simulationsmodells 429
POS, VHDL Attribut 315
Posedge, VERILOG-Operator 432, 436
Positional association in VHDL 256, 311, 329, 332, 367, 370
Post Layout Simulation 431, 536, 587
– auf der Transistorebene 584
POSTPONED, VHDL Schlüsselwort 353, 355
PPSCAN-Verfahren 629
Präprozessor des VERILOG-Simulators 429
Präprozessordefinitionsfile des VERILOG-Simulators 430
Präprozessorfunktion des VERILOG-Simulators 429
Precharge Phase 110
Precharge Transistor 110
– in der dynamischen CMOS-Logik 110
PRED, VHDL Attribut 314, 315
Preemption Mechanismus bei der Logiksimulation 342, 451
– in VHDL 343
Pre-Layout-Entwicklungsphase 460
Pre-Layout-Phase 492
Pre-Layout-Simulation 48
Primimplikator 61
– wesentlicher 61
Primitive als Schlüsselwort 421
– kombinatorisches 424
Primitive-Modellierung beim VERILOG-Simulator 419
Primitives in VHDL 274
Primitves, MIN PULSE WIDTH 441
– REG RS COMP 440
– SETUP HOLD 441
– Timing Checker 441
Priorität von Operanden in VHDL 280
Private Instructions beim Boundary-Scan-Test 620
Problem, algorithmisch unlösbares 492
– NP-strenges 608
Problem des Handlungsreisenden 513, 515
Procedural Assignment des Logiksimulators 421
PROCEDURE, VHDL Schlüsselwort 369f.
PROCESS, VHDL Schlüsselwort 252, 306, 308f., 327, 352f., 355f., 358ff., 364, 367, 381, 383f., 390, 392
Process Capabilities 607
Process Control Monitor, PCM 605
Process evaluation in VHDL 351
Produktterm 55
Programmable Logic Array, s. PLA 160
Programmierbare Bitbreite in VHDL 324
Programmierung, optimale des DRC-Programms 573
Propagate 123
Propagation Delay, s. Gatterlaufzeit 605
Properties 439, 441
– Attribute 216
– bei der Extraktion 584
– im GED 212
– Path 210
– SIZE 211
– von Signalnamen 206
– von Signalnamen: global 206
– von Signalnamen: interface 206
– von Signalnamen: local 206
– zur Modellierung des Zeitverhaltens 417, 440
– zur Spezifikation von Pin Delays 462
Property Editor 214
Property Inheritance 214
Prozeß, selbstjustierender 538, 687
Prozeßabhängige Modellparameter 690
Prozesse in VHDL 350, 354
– allgemeine Syntaxform 355
Prozeßtechnologie 537
Prozeßunabhängige Modellparameter 690
PS, SPICE-Parameter 691
Pseudozufallszahlengenerator, BILBO als 630
Public Instructions beim Boundary-Scan-Test 620
Pufferspeicher 187
– dynamischer LIFO 188
– FIFO-Prinzip 188
– Funktionsweise einer asynchronen FIFO Variante 190
– LIFO-Prinzip 188
– Schaltung eines FIFO 190
Pull-Up-Transistor der NMOS-Technologie 87
Punch-Through-Mode des MOS-Transistors 682
PURE, VHDL Schlüsselwort 368f.
PURE-Funktionen in VHDL, Syntaxformat 368
P-Well-Prozeß 678

RAM, allgemeine Struktur 175
– Dimensionierung der Matrixtransistoren 176
– dynamisches 179
– Lesen der Speicherzelle 176
– Leseschaltung nach dem Ladungsverteilungsprinzip 184
– Lesevorgang 182
– periodischer Refresh des dynamischen 179
– Refreshschaltung f. dynamische 1-Transistorzelle 185
– Schreiben der Speicherzelle 177
– Schreibvorgang 182
– Speicherzellen mit zwei Bitleitungen 177
RAM, allgemeine Struktur
– statische Speicherzelle in CMOS-Technologie 178
– statische Speicherzelle in NMOS-Technologie 175
Random Access Memory, s. RAM 174
Range, Operator beim DRC-Check 552
RANGE, VHDL Attribut 316, 362f., 367, 374f., 390, 392
– VHDL Schlüsselwort 270, 293, 295ff.
Rasterung der Datenbasis 545
– des GED 203
Raumladekapazität des MOS-Kondensators 671
Raumladungszone beim MOS Kondensator 671
RD, SPICE-Parameter 697
READ, VHDL Schlüsselwort 379
Read Only Memory, s. ROM 168
REAL, Typ in VHDL 277
Rechenzeit- und Speicherbedarf beim DRC-Check 567
Recognition Layer 584f.
RECORD in VHDL, Beispiel 301
– VHDL Schlüsselwort 300f., 312, 388
– Zugriff auf Elemente in VHDL 312
Records in VHDL 279, 298, 301
– in VHDL, Syntaxformat 301
Recovery, VERILOG-Funktion 434
Recovery Check 414
Recovery Time 414
– beim D-Flipflop 466
Recovery Time Check 414
Redundante Logik zum Test 610
Referenzierung von Objekten im Grafikeditor 201
Refresh beim dynamischen RAM-Speicher 96
Region beim automatischen Plazieren und Verdrahten 521
Register, zirkulares 628
REGISTER, VHDL Schlüsselwort 377
Register-Transfer-Level-Simulation 401
REJECT, VHDL Schlüsselwort 345
Reject-Inertial-Verzögerungsmodell in VHDL 345
Rekombination im Halbleiterkristall 647
Relational Functions des PDcheck-Programms 552
REPORT, VDHL Schlüsselwort 322, 324ff.
Resolution functions in VHDL 372
Resolved signals in VHDL 373
Resource Libraries 271
Resource-Library in VHDL 259
RETURN, VHDL Schlüsselwort 288ff., 298, 304, 327, 365ff., 374f.
RETURN-Anweisung in VHDL Funktionen 367
REVERSE_RANGE, VHDL Attribut 316
RIGHT, VHDL Attribut 314ff.
RIGHTOF, VHDL Attribut 314f.
Rise Time 442
ROL, VHDL Schlüsselwort 286
ROM 168
– allgemeine Struktur 168
– maskenprogrammiertes 168
– Optimierung des Layouts 174
ROR, VHDL Schlüsselwort 286
Rotationsoperatoren in VHDL 285
Router, 100%- 519
Routing Channels 495
RS, SPICE-Parameter 697
RS-Flipflop 142
RSH, SPICE-Parameter 697
Runset 42
– des Extraktionstools 594
– für die Extraktion 584

Sättigungsbereich des MOS-Transistors 681
Scan-Path-D-Flipflop 616
Scan-Path-Flipflop 143
Scan-Path-Methode 616
Schaltaktivitäten, parasitäre 115
Schaltgeschwindigkeit der C2MOS-Gatter 116
Schaltkreisextraktion 536, 583
Schaltungseingabe, grafische 198f., 235
Schaltungstechnik, komplementäre 85
Schaltwerke, synchrone und sequentielle 70
Scheduling in VHDL 350
Schiebeoperatoren in VHDL 285
Schieberegister, dynamisches 134
– dynamisches mit Transmission Gates 134
– statisches mit einphasiger Taktung 138
Schrödingergleichung 639
Schwellenspannung 86
– des MOS Transistors 88, 689
– des MOSFET im Level-2-Modell 708
Scribe Line 494
Sections im DRC-Runset 570
Selbstdokumentierende Eigenschaft der HDL-Sprachen 237
Selbstentladevorgang in der dynamischen CMOS-Logik 111
Selbsthaltezeit 96
Selbsthaltung von Ladung auf parasitären Kapazitäten 111
Selbstjustierender Prozeß 687
SELECT, VHDL Schlüsselwort 347ff.
Selected names in VHDL 273, 301, 312
Selected signal assignment-Zuweisung in VHDL, Beispiel 348
Selektion von Kanten nach Länge 547
– von Kanten nach Orientierung 547
– von Polygonen oder Kanten 546
– von Polygonen nach Größe 546
– von Polygonen nach Größenkriterium 547
Selektionsfunktionen des PDcheck-Programms 552
Selektionskommando 551
– des PDcheck Programms 551
Semi-Custom-Design 492
Sensitive Signale im VDHL-Prozeß-Kopf 354
Sequential Statement bei der VHDL-Beschreibung 248
Sequential statements in VHDL 252, 327
Sequentielle Anweisungen in VHDL 327
Sequentielle Schaltwerke 70
Sequentielles System, deterministisches 75
Setup Time 140, 413
Setup Timing Violation bei der Timing Verification 480
Setup- und Hold-Zeit beim D-Flipflop 466
Setup- und Hold-Zeit-Verletzungen 464
Setuphold, VERILOG-Funktion 435
Setup-Zeit 413
SEVERITY, VHDL Schlüsselwort 322, 324ff., 353
SHARED, VHDL Schlüsselwort 302
SHARED VARIABLE, VHDL Schlüsselwort 302
Shared variables in VHDL 292
Sheet Capacitance 588
Sheet Resistance 594, 606
Sicherheitsreserve beim Test 605
Signal, skalares 207
SIGNAL, VHDL Schlüsselwort 254, 264, 292, 302ff., 310, 322, 324, 329, 336, 340, 352, 367, 370, 377, 393
Signal update in VHDL 351
Signale in VHDL, Deklaration 303
Signalnamen im GED 205
– vordefinierte 210
Signalstärke, abstrakte 410
– als Funktion des Signalwertes 410
– des Logiksimulators 409
– zur Modellierung der Informationshaltung auf Kapazitäten 411
Signalwerte, abstrahierte des Logiksimulators 402
– abstrahierte des Timing Verifiers 468
– abstrahierte in Bussen 403
Signalwertwechsel beim VERILOG-Simulator 419
Signalwertzuweisungen, bedingte in VHDL 347
Signalzuweisung, kontrollierte in VHDL 376
Signaturanalyse beim BIST-Verfahren 626
Signaturanalyseregister, BILBO als 631
Signaturregister 627
Signaturwert beim BIST-Verfahren 626
Silicon Compiler 239
Silizium, polymorphes 669
Siliziumoxid 669
SIMPLE_NAME, VHDL Attribut 320
Simulation, digitale auf Gate Level 400
– digitale auf Register Transfer Level 401
Simulationsmodelle 424
Simulatoren für HDL-Entwürfe 240
Sizing für DRC-Test bei Ecken 562
Skalare Datentypen in VHDL 293
Skew, VERILOG-Funktion 434
– VERITIME-Funktion 481
Skew 414, 434
Skew Check, s. auch Clock Skew 413
SLA, VHDL Schlüsselwort 286
Slice in VHDL 310
SLL, VHDL Schlüsselwort 286
Sommerfeldsches Atommodell 638
Source-Drain-Implantationsvorgang 538
Spaltendecoder des RAM-Speichers mit zwei Bitleitungen 177
– des ROM/RAM-Speichers 170
– eines RAM-Speichers 106
Spannungsteilereffekt einer NMOS-Schaltstufe 87
SPC, Statistical Process Control 606
Specify-Block des VERILOG-Modellierungsfiles 431
– des VERILOG-Simulators 429
Speicherzellenmatrix 106
Sperrbereich 693
Sperrschicht 661
Sperrspannung 666
Sperrstrom 661, 666
SPICE 84, 584
– Analogsimulator 636
Spin 640
SRA, VHDL Schlüsselwort 286
SRL, VHDL Schlüsselwort 286
STABLE, VHDL Attribut 318f.
Stage bei der CMOS-Technologie 89
Standardzellen 42, 493
– abstandslose Aneinanderreihung 497
– Entwicklung von 636
Standardzellenbibliothek, Entwicklung 397
Standardzellenentwurf 32, 492
Standardzelleninterface 503
Statements, sequential in VHDL 327
Statische Parameter beim Test 604
Statistical Process Control, SPC 606
Steigende Taktflanke, Reaktion auf in
VHDL 364
Stick Diagramm zur Layoutsynthese 43
Stimulus Compiler 345
Stops 463
Störleitung 649
Strings in VHDL 277
Stromsparende CMOS-Schaltungen 114
STRUCTURE, VHDL Attribut 320
Strukturale Beschreibung in VHDL 251
Strukturale Modellierung in VHDL 252
Stuck-At Fehler 613
Stuck-At-Fehlermodell 612
Stufenaddierer, speichernder, GED-Zeichnung 226
Stufenmultiplizierer, speichernder, GED-Zeichnung 233
– Speichernder, Schaltung 218, 221
– Speichernder, Vorzeichenlogik 229
Substratanschluß 86
Substrat-Effekt beim MOSFET 686
– des MOS-Transistors 694
Substratkonstante 686
Substratspannung beim MOSFET 686
SUBTYPE, VHDL Schlüsselwort 296f., 300, 304, 373f., 381
Subtypes in VHDL 296
Subzellen, sich überlappende beim DRC-Check 569
SUCC, VHDL Attribut 314f.
Switch-Level-Ebene 28
Switch-Level-Simulator 400
Symbol im GED 200
Synchrone Schaltwerke 70
Syntaxformat, allgemeines der GENERATE-Anweisung in VHDL 337
– allgemeines des PDcheck-Programms 544
– von VHDL 275
Synthese-Subset einer HDL-Beschreibungssprache 40, 241
System, deterministisches sequentielles 75

Tabellenmethode für die Zustandsreduktion 77
Taktflanke, Reaktion auf in VHDL 364
Taktversatz, Prüfung auf maximal zulässigen 414, 434
Taps, Substrat- bzw. Well- 499
Technologievorhalten 538
Technology Mapping 46
Temperaturspannung 696
Test, 100%-Test integrierter Schaltungen 604
– erschöpfender 609
Testbarkeit 611
Testen integrierter Schaltungen 600
Testfreundlichkeit 611
Testmustergenerierung, deterministische 622
– mit Pseudozufallszahlengeneratoren 622
Testvektor 608
Testvektorsatz, Ermittlung eines minimalen 613
– Minimierung des 611
Textio, Package in VHDL 379
Textmacro 215
– Definition 216
– Expansion 215
THEN, VHDL Schlüsselwort 253, 288ff., 298, 306, 352f., 357ff., 361, 362ff., 367, 370, 374f., 377, 389ff.
Theoreme von De Morgan 54
Thermische Generation 646
Thermodynamisches Gleichgewicht im Halbleiterkristall 647
THETA, SPICE-Parameter 711
TIME, Datentyp in VHDL 294
– vordefinierter Typ in VHDL 278
Time to Market Zeit 25, 33, 160
Timing Check beim Logiksimulator 464
Timing Checker Primitives 441
Timing Checks bei der Logiksimulation 412
Timing Constraints 412
Timing Specifications 636
Timing Verification 466
– des AND-Gatters 472
– des EXOR-Gatters 475
– des Inverters 471
– des OR-Gatters 474
– einer kleinen Logikschaltung 477
– einfacher Grundgatter 472
– von Gattern mit mehreren Eingängen 472
Timing Verifier 466
Timing Violation 413, 466
Timing Violations beim VERILOG-Simulator 434
Timing-Checker-Primitive des Logiksimulators 413
Timing-Check-Funktionen bei der Logiksimulation 412
– des VERILOG-Simulators 434
Timing-Spezifikationen, MIN-TYP-MAX 398
Timing-Verletzungen 464
Timing-Violations 464
TO, VHDL Schlüsselwort 293, 295ff., 309, 360, 385, 391f.
Toggle-Flipflop 144
Top-Down-Design, grafisch orientiertes 239
Top-Down-Verfahren beim hierarchischen Design 40
Torschaltung 480
TOX, SPICE-Parameter 693
TPG, SPICE-Parameter 697
Trägergeneration im Halbleiterkristall 646
TRANSACTION, VHDL Attribut 318f.
Transactions in VHDL 342
Transfer Gate 96f.
Transistoranordnung beim Gatterentwurf 194
Transistorblock beim Gatterentwurf 193
Transistorgates, Extraktion aus dem Layout 548
– Extraktion von CMOS 573
Transmission Gate 96
– Aufbau in der CMOS-Technologie 98
– in der CMOS-Technologie 98
– Schaltsymbol 98
– Verwendung in der dynamischen CMOS-Logik 137
TRANSPORT, VHDL Schlüsselwort 342f., 345, 347f.
TRANSPORT-Verzögerungsmodell in VHDL, Beispiel 343, 348
Transversalfilter, systolisches 217
Treiberleistungsbedarf 85
Trial and Error-Vorgehensweise 396
Triodenbereich des MOS-Transistors 680
Tristate-Buffer 406
TRUE, VHDL Schlüsselwort 281
Turn Off Delay 461
– des Logiksimulators 442
Twin Tub Prozeß 497
Typdeklaration einer Gruppe in VHDL 304
Typdeklaration von Files in VHDL, allgemeines Syntaxformat 379
Typdeklaration von Pointern in VHDL, allgemeines Syntaxformat 384
Typdeklaration, unvollständige in VHDL, allgemeines Syntaxformat 387
TYPE, VHDL Schlüsselwort 270, 290, 292f., 295, 297ff., 309f., 312, 321, 372, 374, 379, 381, 384, 387f.
Typenkonversion in VHDL 297
– in VHDL, Syntaxformat 297

U, abstrahierter Signalwert 404
– abstrahierter Signalwert in Bussen 404
Übergangsfunktion des sequentiellen Schaltwerks 75
Überladen von Aufzähltypen in VHDL 290
– von Operatoren in VHDL 289
Überladen von Unterprogrammen in VHDL 288
Überladene Operatoren in VHDL 280, 287, 289
Überlappungen von Subzellen beim DRC-Check 568
Überlappungsprüfung zweiter Art 559
Übertragungsstrecke, bidirektionale 406
UCP 418
UCRIT, SPICE-Parameter 711
UDP 418
UEXP, SPICE-Parameter 711
Umladevorgang, parasitärer 115
Umschaltvorgang 85
UNAFFECTED, VHDL Schlüsselwort 348f., 364
Unconstrained arrays in VHDL 298
UNITS, VHDL Schlüsselwort 295
Unterätzung bei anisotropen Verfahren 538
Unterprogramme, Überladen von in VHDL 288
Unterstriche in numerischen Angaben in VHDL 277
Untertypen in VHDL 296
– von Feldtypen in VHDL 300
UNTIL, VHDL Schlüsselwort 358f.
Unvollständige Typdeklaration in VHDL 387
– allgemeines Syntaxformat 387
UO, SPICE-Parameter 696
USE, VHDL Schlüsselwort 254, 261, 264, 273, 309, 329, 336, 381ff., 388
USE CONFIGURATION, VHDL Schlüsselwort 261ff.
USE ENTITY, VHDL Schlüsselwort 261, 263ff.
User Coded Primitive 418
User Defined Primitive 418
UTRA, SPICE-Parameter 711

VAL, VHDL Attribut 314
– VHDL Schlüsselwort 315
Valenzband 642
VALUE, VHDL Attribut 314
– VHDL Schlüsselwort 315
Variable, globale in VHDL 292
VARIABLE, VHDL Schlüsselwort 291, 295, 297f., 302, 308f., 312, 356, 367, 374f., 383ff., 388, 390, 392
Variablen in Property-Argumenten 214
Variablennamensyntax bei VHDL 276
Verarmungsfall beim MOS-Transistor 673
Verarmungstyp beim MOSFET 686
– des MOS Transistors 689
Verbindungskriterien, elektrische beim DRC-Check 570
Verdrahtungskanäle 495, 519, 522
– Generieren der 522
Vergleich von Binärwerten 131
Vergleichsoperatoren beim DRC-Check 552
Verhaltensbeschreibung, abstrakte bei HDL-Entwürfen 241
– in VHDL 341
Verhaltensdefinition in VHDL 251
Verhaltensmodellierung in VHDL 252
VERILOG-Funktionen, recovery 414, 434
– setuphold 435
– skew 414, 434
– width 436
VERILOG-Operatoren, negedge 436
– Polarity-Operator 432
– posedge 432, 436
VERITIME Funktionen, skew 481
VERITIME-Funktionen, nochange 483
– period 484
– skew 481
– width 484
Verknüpfung von Zeichenketten in VHDL 278
Verlustleistung, statische 90
Version beim hierarchischen DRC-Check 568
Vertex 201
Verzögerungsmodelle in VHDL, Inertial 342
– TRANSPORT 342
VHDL 248, 250
– Syntaxformat, allgemeines 275
VHDL Attribute, ACTIVE 318
– ASCENDING 314ff.
– BASE 314
– BEHAVIOR 320
– DELAYED 317f.
– DRIVING 318
– DRIVING_VALUE 318
– EVENT 306, 318f., 364, 377
– feld- bzw. objektbezogene 316
– HIGH 313ff., 391f.
– IMAGE 314
– INSTANCE_NAME 320
– LAST_ACTIVE 318
– LAST_EVENT 318
– LAST_VALUE 318
– LEFT 314ff.
– LEFTOF 314f.
– LENGTH 316f., 375
– LOW 313ff., 375
– PATH_NAME 320
– POS 315
– PRED 314f.
– QUIET 318f.
– RANGE 316, 362f., 367, 374f., 390, 392
– REVERSE_RANGE 316
– RIGHT 314ff.
– RIGHTOF 314f.
– SIMPLE_NAME 320
– STABLE 318f.
– STRUCTURE 320
– SUCC 314, 315
– TRANSACTION 318
– VAL 314
– VALUE 314
VHDL Schlüsselwörter, ABS 286
– ACCESS 384, 388
– AFTER 306, 342, 345, 347f., 364, 372, 378, 390ff.
– ALIAS 303f.
– ALL 261, 263, 273, 329, 378, 385, 388
– AND 252ff., 289f., 306, 340, 352f., 364, 374, 377, 389, 391f.
– ARCHITECTURE 250ff., 254, 264, 306, 308, 322, 326f., 329, 336, 339f., 352, 356, 358f., 360f., 364, 377, 381, 383f., 388, 390, 392f.
– ARRAY 298f., 309f., 312, 374, 384
– ASSERT 322, 324ff., 353
– ATTRIBUTE 305, 321, 322
– BEGIN 251f., 254f., 264, 276, 288ff., 298, 306, 308f., 323f., 327, 329, 335ff., 352f., 355f., 358ff., 364, 367ff., 374ff., 381, 383ff., 388, 390, 392f.
– BLOCK 259, 308, 327, 334, 336, 376f.
– BOOLEAN 281
– BUFFER 323
– BUS 377
– CASE 327, 359f.
– COMPONENT 250, 254, 259, 329ff., 333, 336, 339f., 393
– CONFIGURATION 256, 258f., 262f., 265, 329, 331, 334
– CONSTANT 270, 291, 293, 303, 308f., 312, 370
– DELAYED 317f.
– DISCONNECT 378
– DOWNTO 293, 300, 304, 309f., 312, 338ff., 367, 381, 384, 390ff.
– ELSE 252f., 288f., 347ff., 352f., 357, 361, 363f., 370, 375, 377, 389, 391f.
– ELSIF 290, 306, 357, 374, 391f.
– END 251ff., 258f., 269, 270, 276, 288, ff., 298, 305f., 324, 327ff., 337ff., 352f., 357ff., 364, 368f.
– END ARCHITECTURE 252ff., 306, 309, 329, 337, 340, 352f., 357ff., 364, 377, 381, 383, 385, 389, 391f., 394
– END BLOCK 309, 336f., 376f.
– END CASE 360
– END COMPONENT 254f., 329f., 333, 336, 339f., 393
– END CONFIGURATION 258, 263f., 330
– END ENTITY 252, 305, 308, 323f., 328, 338, 381, 390
– END FOR 258f., 261ff.
– END FUNCTION 288ff., 298, 367, 374f.
– END GENERATE 338ff.
– END IF 253, 288ff., 298, 306, 352f., 357ff., 361ff., 367, 370, 374f., 377, 389, 391f.
– END LOOP 298, 309, 361ff., 367, 374f., 385, 389ff.
– END PACKAGE 270, 381
– END PROCEDURE 370
– END PROCESS 253, 306, 308f., 352f., 358, 359ff., 385, 391f.
– END RECORD 301, 388
– END UNITS 295
– ENTITY 250ff., 305, 308, 322, 324, 328f., 334, 338, 381, 390
– EVENT 319
– EXIT 327, 362f., 389
– FALSE 281
– FILE 292, 379, 381, 383
– FOR 258f., 261ff., 298, 309, 329, 338ff., 358, 361ff., 367, 374f., 385, 390ff.
– FOR ALL 261, 264f.
– FOR OTHERS 261, 263
– FUNCTION 288ff., 298, 365ff., 374f.
– GENERATE 259, 327, 337ff.
– GENERIC 322, 324, 330, 333, 338
– GENERIC MAP 261, 263ff., 331, 333f.
– GROUP 304f.
– GUARDED 377
– IF 252f., 281, 290, 298, 306, 327, 337, 340, 352f., 357ff., 361ff., 367, 370, 374f., 377, 389ff.
– IMPURE 369
– IN 252, 298, 309, 323, 328ff., 333, 338ff., 362f., 365ff., 369f., 379f., 385, 390ff., 393
– INERTIAL 345
– INOUT 323, 352, 369
– IOUT 369
– IS 292f., 295ff., 352, 355, 358ff., 368, 370, 393
– IS ARRAY 300
– LIBRARY 272f.
– LOOP 298, 309, 327, 361ff., 367, 374f., 385, 389ff.
– NEW 384f., 388
– NEXT 327, 362f.
– NOT 252, 286, 306, 377, 392
– NULL 327, 361, 377, 384f.
– OF 298ff., 340, 352, 356, 358ff., 364, 384, 392f.
– ON 358
- OPEN 261, 332, 368
– OR 253f., 290, 374, 391f.
– OTHERS 250, 261, 310ff., 322, 348f., 378
– OUT 252, 323, 328f., 333, 339f., 369f., 379f., 390, 392f.
– PACKAGE 269f., 381
– PACKAGE BODY 269f.
– PORT 251f., 254, 323f., 328, 329f., 333, 336, 338ff., 381, 390f., 393
– PORT MAP 255f., 261, 263f., 329, 331, 333f., 336, 339f., 393
– POSTPONED 353, 355
– PROCEDURE 369f.
– PROCESS 252, 306, 308f., 327, 352f., 355f., 358ff., 364, 367, 381, 383f., 390, 392
– PURE 368f.
– RANGE 270, 293, 295ff.
– READ 379
– RECORD 300f., 312, 388
– REGISTER 377
– REJECT 345
– REPORT 322, 324ff.
– RETURN 288ff., 298, 304, 327, 365ff., 374f.
– ROL 286
– ROR 286
– SELECT 347ff.
– SEVERITY 322, 324ff., 353
– SHARED 302
– SHARED VARIABLE 302
– SIGNAL 254, 264, 292, 302ff., 310, 322, 324, 329, 336, 340, 352, 367, 370, 377, 393
– SLA 286
– SLL 286
– SRA 286
– SRL 286
– STABLE 319
– SUBTYPE 296f., 300, 304, 373f., 381
– Tabelle 275
– THEN 253, 288ff., 298, 306, 352f., 357ff., 361ff., 367, 370, 374f., 377, 389ff.
– TO 293, 295ff., 309, 360, 385, 391f.
– TRANSACTION 318, 319
– TRANSPORT 342ff., 347f.
– TRUE 281
– TYPE 270, 290, 292f., 295, 297ff., 309f., 312, 321, 372, 374, 379, 381, 384, 387f.
– UNAFFECTED 348f., 364
– UNITS 295
– UNTIL 358f.
– USE 254, 261, 264, 273, 309, 329, 336, 381ff., 388
– USE CONFIGURATION 261ff.
– USE ENTITY 261, 263ff.
– VAL 315
– VALUE 315
– VARIABLE 291, 295, 297f., 302, 308f., 312, 356, 367, 374f., 383ff., 388, 390, 392
– WAIT 327, 354, 357ff., 370
– WAIT ON 359, 370, 381, 383, 391f.
– WATI 355
– WHEN 347ff., 359, 360, 362, 372
– WHEN OTHERS 359
– WHILE 361, 389
– WITH 347f.
– WRITE 379
– XOR 254, 391
– END ENTITY 392
– END FUNCTION 289
– GENERATE 337
VHDL-Beschreibung eines AND-Gatters 252
Via 504
VMAX, SPICE-Parameter 710
Volladdierer 121
– Speichernder 218
– Speichernder, GED-Zeichnung 222, 223
– Speichernder, Schaltung 218
– Wahrheitstafel des 121
Vollkomplementärer Gatterentwurf 192
Vor-/Rückwärtszähler 145
Vorladephase 110
VTO, SPICE-Parameter 694

Wafer Probe, 100% 607
WAIT, VHDL Schlüsselwort 327, 354, 357ff., 370
WAIT ON, VHDL Schlüsselwort 359, 370, 381, 383, 391f.
WAIT-Anweisung, in VHDL Prozessen 354
WAIT-Anweisung in VHDL, allgemeine Syntaxform 358
– Beispiele 358
Wanne beim CMOS-Prozeß 91
WATI, VHDL Schlüsselwort 355
WATI-Anweisung in VHDL 355
Waveform Diagramm bei der Logiksimulation 292
WD, SPICE-Parameter 691
Weiten- und Abstandsregeln, Überprüfung 555
Weitenprüfung von Polygonen 557
Well 540
– s. Wanne 91
Well Taps, Aussiebung von 573
Wellenmodell des Atoms 638
Wertzuweisung an Variable in VHDL 355
WHEN, VHDL Schlüsselwort 347ff., 359f., 362, 372
WHEN OTHERS, VHDL Schlüsselwort 359
WHILE, VHDL Schlüsselwort 361, 389
WHILE-Schleife in VHDL 361
Widerstand, spezifischer von reinem Silizium 669
Widerstände und Kapazitäten, flächenbezogene 605
Widerstandsbeiwert, flächenbezogener 594
Widerstandsbereich 693
Width, VERILOG-Funktion 436
– VERITIME-Funktion 484
Wired-AND-Verschaltung 408
Wired-OR-Verschaltung 408
WITH, VHDL Schlüsselwort 347, 348
WMULT, SPICE-Parameter 693
Wortleitung des ROM/RAM-Speichers 170
WRITE, VHDL Schlüsselwort 379
WRITE-Funktion in VHDL, allgemeines Syntaxformat 381

XJ, SPICE-Parameter 709
XL, SPICE-Parameter 693
XOR, VHDL Schlüsselwort 254, 391
XW, SPICE-Parameter 693
Y-Diagramm nach Gajski-Walker 25

Z, abstrahierter Signalwert 404
– Signalwert am Gattereingang, Interpretation bei der Logiksimulation 407
Zahlensystem-Basen Spezifikation von in VHDL 277
Zeichenketten in VHDL 277
Zeilendecoder des ROM/RAM-Speichers 171
– dynamischer mit NOR-NAND-Block 173
Zeitversatz zwischen Signalflanken, s. Skew 413
Zenerdiode 666
Zener-Effekt 643
Zenerspannung 666
Zirkulares Register 628
Zugriff auf Objekte in VHDL 306
Zugriffszeit eines RAM-Speichers 106
Zustandscodierung 74
Zustandsdiagramm 72
Zustandsreduktion in Zustandstabellen 76
Zustandstabelle 74
Zuweisungen, zeitverzögerte an Signale in VHDL 303
Zuweisungen von Werten an Signale in VHDL 347
Zuweisungsoperatoren in VHDL 285